Investigadores de la Universidad de Illinois Urbana-Champaign han logrado un avance significativo en la industria de semiconductores al desarrollar un método para apilar circuitos de silicio de alto rendimiento, superando las limitaciones impuestas por la ley de Moore. Este nuevo enfoque permite construir chips monolíticos tridimensionales a temperaturas que no superan los 200 grados Celsius, logrando rendimientos cercanos al 100%. La técnica utiliza transistores sin unión, evitando procesos de dopaje a alta temperatura y permitiendo una integración más densa y eficiente. Con el apoyo de empresas como IBM, Intel y TSMC, esta innovación promete mejorar significativamente el rendimiento en aplicaciones de inteligencia artificial y computación intensiva en datos.
La industria de los semiconductores ha dedicado décadas a la búsqueda de transistores más pequeños, intentando maximizar la cantidad de componentes en obleas de silicio planas hasta llegar a un límite impuesto por las leyes de la mecánica cuántica. Sin embargo, investigadores de la Universidad de Illinois en Urbana-Champaign han logrado desarrollar un método para apilar circuitos de silicio de alto rendimiento uno sobre otro. Este proceso no solo alcanza rendimientos casi perfectos, sino que lo hace a temperaturas suficientemente bajas como para hacer prácticos los chips tridimensionales monolíticos.
Este avance podría permitir a los fabricantes de chips aumentar la potencia computacional sin necesidad de reducir aún más el tamaño de los transistores, desafiando así la idea generalizada de que el único camino a seguir para la industria implica nuevos materiales exóticos o abandonar el silicio por completo.
Durante más de 60 años, la ley de Moore impulsó la industria electrónica al duplicar la densidad de transistores en los chips cada dos años. Este fenómeno funcionó excepcionalmente bien hasta que dejó de ser efectivo. Los transistores han alcanzado un tamaño tan pequeño que se acercan a límites fundamentales impuestos por dimensiones atómicas y efectos cuánticos. La distancia entre puertas contactadas, una medida clave del tamaño del transistor, ya no está disminuyendo.
Qing Cao, profesor asociado y líder del equipo investigador, expresó claramente: “En cierto sentido, estamos llegando a un límite impuesto por la física”. Afirmó que el tamaño real de los transistores no está disminuyendo, especialmente en cuanto a su distancia entre puertas contactadas debido a las propiedades intrínsecas del silicio y las reglas fundamentales de la mecánica cuántica.
La industria ha buscado alternativas. Algunos investigadores han experimentado con materiales bidimensionales como el disulfuro de molibdeno; otros han explorado nanotubos de carbono o semiconductores metálicos óxidos. Sin embargo, ninguna opción ha igualado el rendimiento y fiabilidad del silicio monocristalino estándar, material que ha sustentado la computación durante medio siglo.
El equipo liderado por Cao optó por un enfoque diferente: en lugar de buscar un nuevo material, encontraron una nueva forma de organizar el existente. Su concepto consiste en integrar verticalmente los transistores. Actualmente, la memoria estática (SRAM), común en CPUs y GPUs, requiere seis transistores en un plano para almacenar un bit. Con esta nueva integración vertical, esos seis transistores pueden distribuirse en múltiples capas.
Cao describió este cambio como reemplazar un suburbio extenso por rascacielos, logrando la misma funcionalidad mientras se reduce el espacio físico y se mejora la comunicación entre capas.
Aunque ya existen chips tridimensionales comerciales, estos no son monolíticos. Productos actuales como memoria de alto ancho de banda y chips 3D V-Cache se fabrican sobre sustratos separados que luego se unen. Este enfoque genera conexiones relativamente grandes entre capas y limita cómo se pueden integrar los componentes. La alineación entre capas es imprecisa y las conexiones verticales son grandes y escasas.
La integración tridimensional monolítica adopta un enfoque fundamentalmente distinto: cada capa se construye directamente sobre la anterior durante su fabricación. Esto permite conexiones verticales intercapas hasta 100 veces más densas y separaciones menores entre capas con una alineación precisa a escala nanométrica.
El principal obstáculo era la temperatura; formar silicio cristalino de alta calidad requiere cerca de 1,000 grados Celsius. Sin embargo, tras completar la primera capa de circuitos y cableado metálico, cualquier capa adicional debe mantenerse por debajo aproximadamente 400 grados Celsius para evitar dañar las estructuras existentes. Esta restricción térmica había bloqueado durante años la integración monolítica.
El equipo Illinoisiano resolvió este problema creando nano-membranas ultradelgadas y libres que fueron transferidas desde una oblea donante al sustrato receptor mediante un laminador enrollable. Este proceso requiere solo 200 grados Celsius. Las membranas tienen menos de 10 nanómetros de grosor frente a los típicos 500 a 700 micrómetros que presenta una oblea convencional; su delgadez les confiere flexibilidad mecánica y les permite adaptarse a superficies subyacentes sin generar defectos interfaciales comunes en el pegado tradicional.
Además, rediseñaron el proceso de fabricación del transistor; mientras que los transistores convencionales requieren dopaje a alta temperatura para introducir impurezas controladoras en el silicio, utilizaron transistores sin unión donde el silicio es uniformemente dopado antes del apilamiento. Gracias al grosor extremo del material, el electrodo puede controlar efectivamente el canal mientras que el alto nivel de dopaje reduce resistencia parasitaria.
A través de este innovador proceso, construyeron tres capas apiladas con 625 transistores cada una. Los dispositivos lograron rendimientos entre el 98% y el 100%, ofreciendo un rendimiento comparable al silicio estándar procesado a temperaturas mucho más altas. Al conectar las capas mediante líneas metálicas verticales, demostraron circuitos lógicos integrados tridimensionales junto con celdas SRAM.
Cao destacó: “Lo más importante es que hemos demostrado que este proceso es escalable”. El equipo ahora trabaja para transferir esta tecnología a una fundición industrial con apoyo estratégico por parte socios industriales como IBM, Intel y TSMC.
Las implicaciones para inteligencia artificial y computación intensiva en datos son significativas; la integración vertical acorta las longitudes necesarias del cableado reduciendo capacitancia parasitaria mientras aumenta drásticamente el ancho de banda comunicacional entre dispositivos y bloques circuitales. Estas características ofrecen ventajas cruciales para aplicaciones demandantes en procesamiento paralelo masivo.
| Cifra | Descripción |
|---|---|
| 98-100% | Yields obtenidos en el proceso de apilamiento |
| 200 °C | Temperatura máxima utilizada en el proceso |
| 625 | Número de transistores por capa apilada |
| 10-100 veces | Densidad de conexiones verticales comparado con métodos anteriores |